Come creare i testbench

[peter90]

ciao
sto studiando il vhdl e volevo imparare a creare file testbench per simulare i circuiti che creo.
ho visto che non è possibile simularli con quartus ma con modelsim si (vero?)

potete indicarmi qualche link, magari tutorial in italiano, dove posso seguire tutti i passi per creare e simulare testbench_tb?

vi ringrazio

[mike]

Ciao,

potresti provare a dare un'occhiata a questi:

1) http://www.cems.uvm.edu/~jswift/uvm_class/labs/vcs/simcg/simcg_2.pdf

2) http://www.vhdl-online.de/tutorial/englisch/inhalt.htm

3) http://opencores.org/websvn,filedetails?repname=vhld_tb&path=%2Fvhld_tb%2Ftrunk%2FDoc%2FVHDLtbusers.pdf

[peter90]

grazie mike,

pdf molto interessanti.

il mio problema è imparare adesso ad utilizzare i tb con modelsim
sto cercando di capire il meccanismo

tu hai utilizzato modelsim per la simulazione con i tb?

ciao