Premesso che non sono un' esperta di FPGA e che da poco ci sto lavorando, ringrazio in anticipo tutti coloro che mi forniranno delle delucidazioni...
Partiamo dall'inizio....Sto utilizzando dipositivi Altera (Stratix III), Quartus V.12 sp2 con licenza e ModelSim v.10 (free version)
Detto questo, il mio obiettivo attuale è leggere/scrivere su una memoria esterna.... Ovviamente ho creato il controller per la DDR2 SDRAM che ho a disposizione e ho generato il file di esempio in formato VHDL (il Verilog non lo conosco)!
Il 1 problema che devo affrontare è il clk....alle memorie esterne bisogna fornire il clock del souce...nel file d'esempio il tutto viene fatto in questo modo:
---dichiarazione del componente
component altera_avalon_clock_source is
generic (
CLOCK_RATE : positive := 10
);
port (
clk : out std_logic -- clk
);
end component altera_avalon_clock_source;
-- port map
pll_ref_clk : component altera_avalon_clock_source
generic map (
CLOCK_RATE => 100
)
port map (
clk => pll_ref_clk_clk_clk -- clk.clk segnale interno
);
Il mio problema è che non so assolutamente come generare il clock avalon....ossia, qual è la funzione del MegaWizard che mi genera il componente? oppure, deve essere creato in qualche altro modo????
Vi ringrazio anticipatamente
Gaia
!!! E quindi immediamente ho scritto senza pensarci....Ora mi sono presentata nell'apposita sezione 
