delucagiovanni forum

Salve, sto seguendo un corso di VHDL all’università. Il professore in più di una occasione ci ha fortemente sconsigliato l’uso delle variabili nel codice a vantaggio dei segnali.
Dato che l’argomento mi interessa particolarmente ho iniziato a leggere dei libri per conto mio, e ho letto che non ci sono particolari motivi per non usare le variabili e che sono addirittura consigliate se l’obbiettivo è la sintesi.
Il risultato è che ora sono in confusione, qualcuno mi può spiegare se esistono davvero dei motivi (sintesi, prestazioni sul chip, numero di LE occupati,… ecc) per cui è meglio evitare di usare le variabili?
Per questo particolare aspetto, ci sono differenze tra i compilatori Xilinx e Altera?

Grazie in anticipo per le risposte.

salve masso,
non è un discorso di preferenze tra le due....
Lo scopo è completamente diverso..
generalmente i segnali vengono usati come fili per realizzare una sorta di collegamento,
cioè, noi li usiamo quando vogliamo connettere insieme dei blocchi tra di loro.
Le variabili invece sono usate per tenere ad esempio il risultato di una computazione e questo risultato viene tenuto in un registro.
Inoltre, mentre i segnali sono visibili in tutto il progetto(sono appunto dei fili), le variabili no....
vengono impiegate ad esempio all'interno di un process, e in genere nascono e muoiono lì.

Altra differenza è che le variabili vengono aggiornate subito in un processo, i segnali invece solo alla fine....

si potrebbe ancora parlare per ore a proposito di questo... ma per ora ci fermiamo qui, ok?

Si certo, non volevo creare una discussione infinita o essere ridondante con altri post. Solo che il prof parla delle variabili come se fossero il male assoluto, e volevo sapere cosa ne pensavate.
Grazie delle risposte.