delucagiovanni forum

devo testare combo hw&sw di sviluppo e vorrei ridurre l'entropia del laboratorio al minimo, qualcuno ha in giro un brandello di codice vhdl o verilog -testato e funzionante-, possibilmente scritto bene (parametrico, fpga_clock e baudrate) che implementi un una uart loopback ?

vediamo se con codice altrui viene fuori la magagna, il mio codice testato e funzionante ha smesso di funzionare appena ho cambiato ambiente ed hw, e vorrei una attimo capire che accidenti succede

umm, c'erano diverse magagne
alcune di tipo hw, ovvero alcune boards eran proprio guaste come sospettato
ma ci sono state pure rogne software passando dai porgetti ISE v10.1 ad ISE 14.7
in questo caso ho risolto rifacendo da capo il progetto
ovvero
- new project
- import all {vhd, verilog, constraints} sources
- rebuild-all