delucagiovanni forum

Salve a tutti,

Ho sentito pareri discordanti sull'argomento..

Premettendo che non sono richieste al momento data-rate elevati (<100mbps)

E' possibile impostare in tx o rx pin con lo standard LVDS nonostante un'alimentazione del banco dei pin (VCCIO) a 3.3v per collegare ad esempio una FPGA Cyclone II ad una Cyclone IV con entrambe VCCIO a 3.3v?

https://www.altera.com/support/support- ... 7_248.html sembrerebbe indicare che è possibile solo RX con VCCIO a 3.3v.

Per TX è possibile con qualche soluzione circuitale utilizzare ugualmente i 3.3v?

Grazie a tutti
Ciao

scopo ?

Lo scopo è collegare più FPGA per partizionare un progetto e aumentare le risorse logiche complessive disponibili.

questo e' quello che devi fare, lo scopo, ovvero cosa te ne fai, quale e' il progetto finale, che ha + senso in sto posto, + delle domande nello specifico a cui non risponde mai nessuno

Solo per aggiornare il forum:

Terasic, il produttore della DE0-Nano, mi ha risposto che la scheda non è pensata per segnali differenziali e non possono garantire se funzionerà.

Anche se in una email precedente..

We just assign the differential IO standards onto the DE0-Nano board, and it is lack of the OCT or termination resistors to support the LVDS standards

Quindi può funzionare ma se si rompe qualcosa si è stati avvertiti che così facendo si lavora fuori specifiche.

Texas Instrument d'altra parte ha degli IC come SN65LV1023A e SN65LV1224B che permettono di aggiungere LVDS con pin LVTTL, non è proprio la stessa cosa come avere LVDS nativo ma può risolvere alcune situazioni.

@legacy: al momento non c'è un progetto finale, lo scopo è sperimentare un pò con LVDS in prospettiva di un progetto.

bah, e' una lama a doppio taglio, di buono ti sleghi dalla fpga, ed hai meno casini, di cattivo ti leghi ad un chip, ed hai un chip in + sul pcb. Tra le due cose, a me non dispiace slegarmi dalla fpga, questo perche' sono sempre casini peggiori di quelli che raccontano. L'ho imparato da Xilinx.