Opzioni disabilitate su Quartus II

[Janos]

Ciao a tutti,
mi sapreste dire perché su Quartus II mi trovo molte impostazioni (fra le quali anche quelle che riguardano le ottimizzazioni) disabilitate? Non riesco a capire come abilitarle...

[flz47655]

Alcune sono specifiche di alcuni dispositivi (es. FPGA più avanzate)

[Janos]

Il problema è questo: lo stesso progetto compilato con max+plus2 occupa il 20% della memoria e il 46% della logica, mentre con Quartus II versione 9 mi occupa il 20% della memoria e il 60% della logica...

[deluca]

@Janos,
su quale FPGA stai implementando il tuo progetto?

quale versione di quartus II v9 stai utilizzando, la web o altro ?
il tuo progetto implementa cpu core? + rom e ram ? ip core... ecc

descrivilo più accuratamente, se puoi ...

ciao

[Janos]

Hai ragione, scusa. L'FPGA è ACEX1K_EP1K50TC144-3 e sto utilizzando la Quartus II V9 Web edition. Per il resto delle domande non saprei risponderti... =)

[deluca]

ti ho chiesto cosa stai instanziando sulla fpga.....
per dirla in breve cosa stai realizzando, c'è un core particolare tipo soft-cpu o altro.

se no, non riesco a capire il consumo di ram.... e tutta sta robetta hw

[Janos]

Francamente non lo so, ho iniziato a lavorare ora con le FPGA e mi sono ritrovato un programma gia fatto. Comunque riceve il codice operativo dalla CPU (ad esempio ci sarà il codice per avere una quota encoder, etc...)

[legacy]

@Janos

che softcore e' ? almeno questo lo sai, o no ? chesso', ne sparo a caso, z80, avr8 ... boh Nios2 ?!?
oppure, tagliando la testa al toro, che progetto e'?
un consiglio: se metti rif url o search key google a cosa fai/devi fare/dubbi
se ha tempo/voglia la gente guarda da se in modo da capire cosa risponderti

[Janos]

E' un'applicazione ad hoc... La CPU, che è uno Z80, invia dei codici operativi all'FPGA la quale risponde con il risultato...

All'FPGA è delegata la lettura di 6 canali encoder in quadratura, la relativa memorizzazione delle quote all'arrivo di ingressi da alcuni sensori ed altre applicazioni legate al funzionamento della macchina...

[deluca]

altra domandina,

quindi lo Z80 sta fuori.... hai pensato ai livelli di tensione dell'I/O e alla latenza intrinseca del bus Z80? stai mappando tutto in memoria?
la EP1K50 se non ricordo male ha circa 2800 Logic element e 40000 bit il che vuol dire appena 4/5 Kbyte di memoria dedicata.

cmq ritornando alla tua questione:
ti interessa sapere la differenza tra la sintesi con Max2Plus e Quartus o perchè i tuoi moduli ip sono disabilitati ...... o?

PS. Siccome il sottoscritto ha sviluppato un sistema analogo per la gestione di 8/16-encoder in quadratura + soft-cpu + PID + Fuzzy, che sta a stento su una Stratix di fascia media,
sarei curioso di sapere quali moduli e quanti ne hai instanziati per gestire la lettura a partire dai segnali di ingresso degli encoder.

Ovvero, quanti canali encoder sei riuscito ad instanziare su quella tua FPGA?

........ buono a sapersi !!

ciao

[flz47655]

In linea di massima ti conviene stare con le vecchie FPGA con max+plus2 ed usare Quartus solo con le nuove, dal sito Altera (http://www.altera.com/products/software ... users.html) si legge: Convert to Quartus II Software Recommended for all new CPLD, FPGA, and HardCopy ASIC designs

Ho sentito sui forum ufficiali di Altera che parecchi hanno avuto il tuo stesso problema, evidentemente nel riscrivere il sintetizzatore hanno cercato di ottimizzare pensando ai nuovi dispositivi anche se tecnicamente parlando era possibile evitare questo disguido

Ad ogni modo prima di trarre conclusioni affrettate hai controllato che di default Quartus non imponga dei vincoli particolare diversi da quelli di max+plus2 (parlo sopratutto di timequest)

Ciao