VHDL o Verilog

[flz47655]

Ciao a tutti,
Dovendo scegliere tra VHDL e Verilog come primo linguaggio di descrizione dell'hardware da imparare, cosa consigliate?
Personalmente sarei tentato dal verilog perchè ha una sintassi simile al C che conosco molto bene mentre VHDL mi sembra il prolisso ADA, vorrei sapere dal punto di vista dei tutorial, degli esempi e dei libri qual'è il più utilizzato

Ciao e grazie a tutti

[deluca]

Ti elenco alcune mie considerazioni a proposito della convenienza se imparare Verilog o VHDL.

Una struttura hardware può essere modellata in modo altrettanto efficace sia in VHDL e Verilog.
La scelta di quale utilizzare non è dunque basata esclusivamente sulla capacità tecnica, ma su:
1) preferenze personali
2) EDA
3) business e problemi commerciali

VHDL
Le unità (entità / architettura) che risiedono nello stesso progetto possono essere compilate separatamente, se lo si desidera. Tuttavia, è buona norma mantenere ogni unità di progettazione in un suo file di sistema proprio in tal caso la compilazione separata non dovrebbe essere un problema.

Verilog
Il linguaggio Verilog è ancora radicata nella sua modalità nativa interpretativa. La "Compilation" è un modo per accelerare la simulazione, ma non ha cambiato la natura originaria del linguaggio. Come risultato è che la compilazione deve essere eseguita sia con l'ordine di compilazione del codice scritto in un unico file sia con l'ordine di compilazione di più file. Risultati della simulazione possono cambiare semplicemente cambiando l'ordine di compilazione.

VHDL
Una moltitudine di dati o di tipi definiti dall'utente possono essere utilizzati. Le funzioni di conversione dedicate sono necessarie per convertire gli oggetti da un tipo all'altro.
La scelta del tipo di dati da utilizzare deve essere considerato con saggezza, specialmente enumerato (abstract). Questo renderà i modelli più facile da scrivere, più chiara la lettura ed evitare inutili funzioni di conversione che può ingombrare il codice.
Il VHDL può essere preferito perché consente una moltitudine di tipi definiti dall'utente e di dati da utilizzare.

Verilog
Rispetto al VHDL, Verilog ha tipi di dati molto semplici, facile da usare e una grande attenzione merita la struttura di modellazione hardware rispetto alla modellazione hardware di tipo astratto.
A differenza del VHDL, tutti i tipi di dati utilizzati in un modello Verilog sono definiti dal linguaggio Verilog e non dall'utente. Ci sono al netto tipi di dati, per filo, e un tipo di registrazione di dati denominato reg. Un modello con un segnale il cui tipo è uno dei tipi di dati di rete ha un filo elettrico corrispondente nel circuito implicita modellato.
Oggetti, cioè i segnali, di tipo reg tengono il loro valore nel ciclo delta di simulazione e non deve essere confusa con la modellazione di un registro hardware.
Verilog può essere preferito a causa della sua semplicità.

NB. Bene detto questo.... se un giorno vorresti trovare lavoro in USA ti consiglio verilog poichè li è molto radicato come linguaggio.
Se invece vuoi rimanere in EU allora ti consiglio vivamente di studiare VHDL poichè in molti progetti sviluppati in europa viene utilizzato VHDL.

Ciao

[flz47655]

Inizierò con VHDL allora, grazie per le info