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by **legacy** » 20 May 2014, 19:17

mi sono accorto che nel tempo ho pasticciato fin troppo i sorgenti VHDL e Verilog dei vari progetti e cianfrusaglie che ho sul PC, sicche' l'esigenza di indentare per bene i sorgenti, togliere i TABS e gestire il tutto solo con gli spazi, insomma ridurre il disordine, mi porta a chiedermi e chiedervi: conoscete un buon VHDL & Verilog Beautifier ? Possibilmente scriptabile.

by **deluca** » 22 May 2014, 11:17

Potresti usare Scriptum di Hdlworks.
Io lo trovo molto "beautifer" specie se ti serve solo un buon editor....

Ovviamente con il pacchetto HDL Works completo puoi fare molto di +.

by **legacy** » 22 May 2014, 20:16

ottimo, lo scarico ed installo al volo

by **legacy** » 23 May 2014, 12:35

Perfetto, soddisfattissimo: riesco a fare ordine nel caos, e pure in progetti di medio-piccole dimensioni (~60Kbyte di codice VHDL/Verilog)

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