SoftCore per slow control

[cernpassion]

Ciao a tutti,

L'idea e' quella di portare avanti un progetto di un softcore su FPGA, minimale e rad-tol.
Il softcore deve lavorare su una rete di slow control quindi non deve essere ultra-performante e non deve eseguire operazioni complesse.
L'uso che si puo' fare di un dispositivo del genere e' quello di usarlo per inizializzare chip esterni (TCP-IP chip per esempio) oppure usarlo anche in applicazioni critiche di monitoring ad un data-rate molto basso.

Una delle idee era quella di usare il core (minimale) J1 che si puo' programmare in forth. Ma legacy lo ha prontamente bocciato. Un po' perche il forth, se lo andate a vedere non e' che sia cosi' immediato, un po perche' e' una stack machine.

L'admin invece (giovanni), ha gia sviluppato e sta migliorando un core avr rad-tol, con il quale e' possibile usare i tipici strumenti di sviluppo.
Riguardo questo progetto, volevo sapere perche usare una mram esterna?


Se avete altre idee o commenti fateci sapere.

[legacy]

Io piuttosto mi domando: ma la mram esterna non espone alla sua interfaccia un po' di problemi di rad tol ?

[deluca]

Salve,
L'idea della mram esterna nasce dal fatto che queste memorie per le loro caratteristiche intrinseche risultano essere radiation tollerant e non sarebbe quindi necessario sviluppare ed integrare il complesso hardware per l'implementazione di algoritmi di correzione automatica che invece abbiamo dovuto implementare nella prima versione, visto che abbiamo usato come flash contenitore del file bin/mif una classica ram sincrona descritta in vhdl generico. Per quanto riguarda la correzione automatica e il ripristino della configurazione hw stiamo valutando la possibilità di migrare su "Error detection and recovery using CRC".

[legacy]

tra fpga e mram, il bus che le unisce, non espone l'intero sistema a problemi ? Sto pensando alla casistica sfortunata (ma possibile) in cui la mram esporta un dato corretto (ed e' corretto intrinsecamente per la tecnologia della mram) che poi viene corrotto sul bus prima che il Softcore lo acquisisca, ciò ha probabilita' tanto maggiore quanto piu' i dati sono in volo, quindi la condizione peggiore in assoluto e' una mram asincrona (sfortuna vuole le piu' economiche), oltre al fatto che espone pure problemi di meta instabilità.

Esattamente come gestite questa faccenda ?


p.s.
certo che sarebbe a questo punto ideale avere fpga con ram di bootstrap e bram in tecnologia mram, e mi aspetto una svolta in questa direzione per i prossimi anni.

[deluca]

Esattamente come gestite questa faccenda ?

decodificando con Hamming 8.5 prima che i dati raggiungano il core..... e codificando i dati nello stesso formato prima di scriverli sulla mram.

E' ovvio che solo un bit può essere corrotto e poi corretto... se nò, addios


@Legacy, Penso che proprio quella sarà la strada che intraprenderanno le grosse come Atmel ecc ecc

[cernpassion]

Interessante... ma pensate di usare mram commerciali? Perche quelle che ho visto io testate non sono per nulla rad-tol ....

[deluca]

Quali mram hai sottoposto ai test? e a che tipo di test?

[cernpassion]

Non ho fatto mai test su mram ma i test report che ho visto erano per heavy ions. Le vostre sono commerciali?

[deluca]

http://www.3d-plus.com/product.php?type=1&fm=37

hai dato un'occhiata a queste?

[cernpassion]

Non e' commerciale e space grade...

Ad ogni modo non capisco come possa corrompersi un dato sul bus.. una volta preso dalla memoria il dato dovrebbe essere storato in un registro o in una ram interna... quindi se il processore e' rad-tol quel registro sara triplicato, o la ram triplicata o protetta con ECC....

[deluca]

e queste?
http://www.everspin.com/overview.php

[cernpassion]

Le everspin sono commerciali

[deluca]

avete effettuato test sulle FeRAM, se si con quali risultati?

[cernpassion]

Non ne abbiamo ancora testata nessuna, ma non tutte sono solo FeRam (un po come le MRam d'altronde)

Quindi non avete ancora un candidato per la MRam/FeRam?

[deluca]

Stiamo studiando, valutando e cercando la possibilità di avere vari sample delle mem dalle aziende al fine di avviare le attività di test nelle ns sale sperimentali.

Non abbiamo particolari urgenze in questo momento...

[legacy]

cmq poi avrete gli stessi problemi che ha il mio amico: ovvero di validazione, e sono dolori

non fate l'errore di infilare una pipeline nel progetto, date retta a me: fatelo multi ciclo, ed il + semplice possibile!