FPGA e Alta impedenza

[Clà]

Ciao a tutti,
leggevo in giro, su forum in inglese, che apparentemente non è possibile porre in alta impedenza (stato "Z") i pin di una FPGA (nel mio caso parlo di FPGA Altera). Il codice VHDL che pone allo stato Z un pin non sarebbe quindi sintetizzabile su hardware.

Sono un totale novellino nel campo delle FPGA e vorrei sapere se questo corrisponde al vero.

Grazie per la risposta.

[Leonardo]

Ciao Clà,

In genere le FPGA hanno tri-state buffer solo sui pin esterni, i segnali interni non dispongono quindi di "supporto hardware" ma l'alta impedenza viene simulata tramite multiplexer, è quindi possibile sintetizzare senza problemi l'alta impedenza anche nella logica interna.

Buon proseguimento
Leonardo

[Clà]

Ciao Clà,

In genere le FPGA hanno tri-state buffer solo sui pin esterni, i segnali interni non dispongono quindi di "supporto hardware" ma l'alta impedenza viene simulata tramite multiplexer, è quindi possibile sintetizzare senza problemi l'alta impedenza anche nella logica interna.

Buon proseguimento
Leonardo

Ciao Leonardo, grazie per la risposta.
Quello che mi serve è proprio mettere in alta impedenza i piedini di output del dispositivo FPGA.
Da quello che mi dici non dovrebbe essere un problema farlo.

Grazie ancora.
Claudio

[Leonardo]

Ecco un semplice esempio dove viene posto il pin associato al segnale result (in Quartus dal Pin Planner) in alta impedenza:

Code: Select all

library ieee;
use ieee.std_logic_1164.all;

entity forum is
   port
   (   
      result : out std_logic
   );
end entity;

architecture rtl of forum is
begin
   result <= 'Z';
end rtl;


Naturalmente la FPGA scelta deve avere i pin esterni con tri-state buffer per sintetizzare correttamente

Prego

[legacy]

io dico: mettici un buffer fisico se devi pasticciarci