Come visionare porte logiche generate da VHDL

[flz47655]

Ciao a tutti,

Sono a fare i primi esperimenti con VHDL, sto provando a riprodurre l'esempio della slide 14 del Corso introduttivo a VHDL di Giovanni con Altera Quartus 2 versione 9.1, un semplice comparatore a 4 bit.

Se ho ben capito tramite RTL Viewer posso visualizzare "la compilazione" del codice VHDL, però ho notato che mostra una primitiva Equal, io vorrei andare a vedere questa primitiva a livello di porte logiche, è possibile?

Ho scoperto inoltre il technology Map Viewer che mostra in effetti le porte logiche con un doppio click sulle celle logiche ma le porte logiche generate sono diciamo legate alla struttura delle macrocelle (nel mio caso una macrocella permette l'implementazione di una funzione a 4 variabili), vorrei invece vedere delle porte logiche o l'espressione booleana del comparatore VHDL senza legami con l'implementazione, è possibile?

[deluca]

Purtroppo quello che vuoi vedere tu mi sembra improbabile anche perchè lo scopo della sintesi non è quella di mostrare
all'utilizzatore la funzione booleana e lo schema elettrico del circuito risultante dalla tua funzione di partenza, ma quella
di inferire parti hardware predisposte per quella funzione specifica magari soggetta a diritti di IP core e minimizzare quanto
più sia le parti che le connessioni tra le macrocelle.

Per noi quello che basta è sapere se la simulazione va o no.... al resto ci pensa il sintetizzatore.

Ciao

[flz47655]

Peccato che non è possibile, internamente sicuramente il programma costruisce una sorta di equazione che poi "mappa" e ottimizza in base alla tecnologia disponibile sul circuito, però se non è visionabile niente da fare.
Era una curiosità più che altro..

[Leonardo]

Per vedere le equazioni un piccolo trucco è utilizzare ISE di Xilinx impostando come device una CPLD.
Nel report saranno mostrate le equazioni logiche implementate.