E' il mio primo tentativo di creare un piccolissimo codice in VHDL. Si tratta della descrizione di una porta nor a 2 ingressi.
il codice è il seguente:
- Code: Select all
library IEEE;
USE ieee.std_logic_1164.ALL;
entity NOR_GATE is
port (A,B: in bit;
Y: out bit );
end NOR_GATE;
architecture DATA_FLOW of NOR_GATE is
begin
Y<=(A nor B);
end DATA_FLOW;
la compilazione è stata eseguita con successo ma con alcuni avvisi. uno di questi è per esempio:
"Critical Warning (332012): Synopsys Design Constraints File file not found: 'nor.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design."
Cosa significa esattamente? e come provvedere a creare questo file "nor.sdc"??
e un'ultima piccola domanda!: all'interno dello stesso progetto bisogna creare sia lo schematico che il codice?
